gidl, Hot carrier effect, SOI, Fin FET 질문있습니다.
- 글쓴이
- 돌땡이22
- 등록일
- 2017-11-03 16:18
- 조회
- 9,154회
- 추천
- 0건
- 댓글
- 10건
관련링크
1. Gate induced drain leakage는 gate전압이 body의 전압보다 낮고, drain에 높은 전압이 걸리는 경우 electron은 drain으로 hole은 sub로 빠져나가는 거라고 알고 있는데.. 이렇게 되는 이유 해결방안을 자세히 알고 싶습니다.
2. Hot carrier effect의 경우 short channel length로 인해 높은 에너지를 가진 electron이 gate로 누설되거나 SiO2에서 트랩이 된다고 알고있습니다. 근데 제가 배운것으로는 SOI로 해결할 수 있다고 했습니다. SOI는 sub쪽에 insulator를 한 층 깔아 누설을 막는다고 하는데 gate쪽으로 올라가는 electron도 막을 수가 있습니까? SOI에 대한 설명이 필요합니다.
3. Triple gate Fin FET이 3차원으로 세 면을 gate로 뒤덮어 leakage를 줄인다고 하는데 채널이 형성되기 때문이라고 알고있습니다. 근데 채널을 통한 electron이 이동하는 것도 막을 수 있습니까? 아니면 leakage는 surface쪽에 생기는 채널이 아닌 부분에서 일어나는 것인가요?
좀 두서없지만 부분적으로라도 답변 달아주시면 감사하겠습니다
다른 사람들 의견
-
돌아온백수
()
기출 문제인가요? 아니면, 빨대 꼿아서 빼내신거에요?
-
돌땡이22
()
제가 듣고 있는 한 인터넷강의에 나온 내용입니다. 이해가 잘 가지 않아서 질문드렸습니다.
-
돌땡이22
()
성의있는 답변을 해주신다면 정말 큰 도움이 될 것 같습니다!!
-
돌땡이22
()
SOI에 대해 계속 공부하다 보니 1번 gidl과 2번 Hot carrier effect의 해결방안이 될 수 있을 것 같습니다. 둘 다 subtrate로 전류가 누설되는데 밑에 전류가 셀 수 없게 막아버리는 방안이더라구요. 그래서 현재 공정은 FD-SOI와 finFET 두 방향으로 개발되고 있다는 기사를 보았습니다. 여기서 더 궁금한 것은 Hot carrier effect의 경우 Gate로 누설되는 것은 아직 막을 수가 없는 것이 맞는 건가요?
-
돌아온백수
()
이론적으로는 GIDL 은 band to band tunneling 이니까, tunneling 이 생기는 조건을 해소하는 방향으로 해야죠. tunneling 확률은 electric field (band diagram 에서는 기울기) 에 비례하고, 그리고 거리에 반비례 하죠. 전체 전류는 캐리어 숫자 곱하기 확률이 되겠지요.
Hot Carrier 효과는 carrier 의 에너지에 비례 합니다. 에너지는 band diagram 에서 높이 차이이죠. Vds 가 낮아도 전류가 많아 지도록 해야겠지요. 모빌리티를 높이거나, Vth를 낮추거나. 만약, drift current 가 주류 라면, field 를 낮추어야 겠지요.
흔히 쓰는 방법이 doping profile 을 바꾸는 겁니다. LDD 구조, Halo doping 등등.... -
돌아온백수
()
SOI 구조는 fully depleted 로 동작하면, body 의 전압이 VDS 의 어딘가에서 정해지겠죠. 그러니까, VDB 가 bulk 보다 낮아지는 효과가 있어서, 그럴거에요.
-
돌아온백수
()
Fin FET 은 평면에서 차지하는 동일면적에서 길이가 길어지는 효과가 있죠. 즉, Narrow channel effect 가 완화 됩니다.
-
돌땡이22
()
성의 있는 답변 정말 감사합니다. 마지막 답변에서 Narrow channel effect는 short channel effect와 같은것이지요? 아니면 Width에 대한 이야기인가요?
-
돌아온백수
()
Short 은 L 을 이야기 하고, Narrow 는 W를 이야기 하죠. Fin FET 은 W를 입체로 길게 만드는 기술이죠.
-
돌땡이22
()
네 답변 감사합니다!!
