PLL,ADPLL 관련 질문드립니다!
- 글쓴이
- 전기왕
- 등록일
- 2015-06-11 18:33
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- 5,994회
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안녕하세요 전자공학과 4학년 학생입니다.
친구들과 팀을 만들어서 프로젝트로 ADPLL(All-digital-phase-looked loops)을 설계하고
논문을 쓰려고 하는중입니다. PLL(Analog)에 대해 공부하고 툴로 완성시키고 제대로 동작하는 것을
확인했습니다. 그리고 아이디어를 내서 ADPLL를 설계하고 만들어서 제대로 동작하는 것을 확인했습니다.
하지만 어느정도 스펙으로 맞춰야 하는지 몰라서 이렇게 질문드립니다.
1. 현재 ADPLL이 lock이 걸렸을 때 두개의 상태에서 toggle 됩니다. 예를들면 3.5Ghz로 고정시키려고할때 3.49Ghz - 3.51Ghz 두 개의 상태로 toggle되면서 lock이 걸립니다.(오차 = 0.28%)
PLL은 들어오는 데이터와 클럭의 타이밍이 거의 정확해야 된다고 알고 있는데 저 정도의 오차는 허용 가능한건가요?? 아니라면 수용가능한 오차가 몇퍼센트 정도인가요??
2. 저희가 독학으로 하고 있고 논문쓰는게 처음이라 또 어떤 스펙들을 만족시켜야 하는지 모르겠습니다.
다른 논문들을 봐도 이런것들은 안나와있어서.. 오차허용범위라던지, 에러가 생겼을때 락이 걸리는 시간이라던지 최소한으로 만족시켜야 하는 조건이 있나요??
친구들과 팀을 만들어서 프로젝트로 ADPLL(All-digital-phase-looked loops)을 설계하고
논문을 쓰려고 하는중입니다. PLL(Analog)에 대해 공부하고 툴로 완성시키고 제대로 동작하는 것을
확인했습니다. 그리고 아이디어를 내서 ADPLL를 설계하고 만들어서 제대로 동작하는 것을 확인했습니다.
하지만 어느정도 스펙으로 맞춰야 하는지 몰라서 이렇게 질문드립니다.
1. 현재 ADPLL이 lock이 걸렸을 때 두개의 상태에서 toggle 됩니다. 예를들면 3.5Ghz로 고정시키려고할때 3.49Ghz - 3.51Ghz 두 개의 상태로 toggle되면서 lock이 걸립니다.(오차 = 0.28%)
PLL은 들어오는 데이터와 클럭의 타이밍이 거의 정확해야 된다고 알고 있는데 저 정도의 오차는 허용 가능한건가요?? 아니라면 수용가능한 오차가 몇퍼센트 정도인가요??
2. 저희가 독학으로 하고 있고 논문쓰는게 처음이라 또 어떤 스펙들을 만족시켜야 하는지 모르겠습니다.
다른 논문들을 봐도 이런것들은 안나와있어서.. 오차허용범위라던지, 에러가 생겼을때 락이 걸리는 시간이라던지 최소한으로 만족시켜야 하는 조건이 있나요??
다른 사람들 의견
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모르모트
()
PLL은 전공이 아니라서 보편적인 의견을 드립니다.
1. 논문을 잘 찾아보십시오.
많은 논문을 읽어보십시오.
구글학술이나 IEEE 등의 검색을 통하여 알아보시는 게 좋을겁니다.
수십편을 찾고 읽어 보시어 추세를 알아보는 게 중요합니다.
2. 교수님을 찾아가십시오.
무슨 논문을 준비하시는 것 인지는 모르겠으나 단순히 졸업 논문이 아니고 SCI급 또는 하다못해 전자공학회 논문이라 할지라도 corresponding 은 필요하다고 봅니다.
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유후
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학부생이 ADPLL 아이디어 내서 돌리다니 대단하시네요..ㅋㅋ 칩 제작도 하실 계획인가요? 기본적으로 회로 저널이나 학회 내려면 칩 제작은 필수고 장비도 갖추어져 있어서 test도 완료해야합니다 졸업논문같은거면 상관없겠네여
저도 pll 전공은 아니지만 논문 몇개만 보면 뭘 고려해야할지 충분히 나올거같습니다 -
하룻강아지
()
툴이 뭔가요? FPGA기반인가요? 어떤 방식의 PLL인가요? 그리고 님은 설계하시면서 오차율이나 목표스펙도 안정해놓고 설계하시는 경우가 어딨습니까?. 단순히 툴로만 설계하니까 그런거에요. 반쪽이나 다름없어요. 그리고 시스템적 구넛을 물으려면 최소한 회로도나 다이어그램 갖고와서 물어보세요
